本章主要讲解关于双层电路板线路设计规则检查器(DRC)系统方法，利用电路图生成工具得到PCB设计后，即可运行DRC以找到任何违反PCB设计规则故障。这些操作必须在后续处理开始之前完成，而且开发电路图生成工具开发商必须提供大多数PCB设计人员都能轻松掌握DRC工具。
编写属于自己PCB设计规则检查器具有很多优点，尽管PCB设计检查器并不那么简单，但也并非高不可攀，因为任何熟悉现有编程或脚本语言PCB设计人员完全能够PCB设计检查器，这项工作好处是不可估量。
市场销售通用工具通常不具备足够灵活性以满足特定PCB设计需要。因此，客户必须将新特性需求反映给DRC工具开发商，而这通常需要耗费一定资金和时间，尤其当需求不断更新时。幸运是，大多数工具开发商均可为客户提供编写属于自己DRC以满足特定需求便捷方法。但是，这种具有强大功能工具尚未得到广泛认同或使用。本文提供了利用DRC工具获取最大收益实用指南。
由于DRC必须遍历 PCB设计整个电路图，包括每个符号、每个引脚、每个网路、每种属性，如有必要还能创建数目不限“附属”文件。如4.0节所述，DRC可以标示出任何违反PCB设计规则细微偏差。例如其中一个附属文件就可能包含PCB设计用到全部去耦电容。如果电容数低于或高于期望值，就将在可能出现电源线dv/dt问题地方标注红色记号。这些附属文件或许必不可少，但并非任何商用DRC工具都一定能创建这些文件。
DRC另一优势是便于更新，以适应新PCB设计特性(如那些可能影响PCB设计规则新特性)需要。而且，一旦在该领域获得充分经验，那么还能实现许多其它功能。
例如，如果能编写属于自己DRC，那么就能编写属于自己物料清单(BOM)创建工具，这样就能更好地处理特定用户需求，如如何获取本身不属于电路图数据库一部分器件“额外硬件”(如插座、散热装置或螺丝刀)。或者PCB设计人员可以编写属于自己Verilog网表分析器，该分析器在PCB设计环境下具有充分灵活度，如怎样获取适用于特定器件Verilog模型或时间文件。实际上，由于DRC遍历了整个PCB设计电路图，因此可以收集全部有效信息以输出PCB设计Verilog网表分析所需仿真和/或BOM。
在不提供任何程序代码前提下讨论这些话题实在有些牵强，为此，我们将以一种电路图获取工具为例进行说明。本文采用了Mentor Graphics公司开发附属于PADS-Designer产品线ViewDraw工具。此外，我们还采用了ViewBase工具，这是一个可被调用并对ViewDraw数据库进行存取操作简化C例行程序库。利用ViewBase工具，PCB设计人员可以轻松地采用C/C 语言为ViewDraw编写完整且高效DRC工具。需要注意是，这里讨论基本原则同样适用于任何其它PCB电路图工具。
除了电路图数据库，DRC还需要一些可以描述特定情况处理输入文件，如自动连接到电源平面合法电源网路名称。例如，如果电源网路名为POWER，那么电源平面将采用后端封装设备(如适用于ViewDrawpcbfwd)自动连接到电源平面。下面给出了输入文件列表，这些文件必须放在固定全局位置，这样DRC就能自动找到并读取，然后在运行时将这些信息保存在DRC内部。
一些符号必须具有外接电源线引脚，因为这些符号并不连接到常规电源线层。例如，ECL器件VCC引脚要么连接到VCC，要么连接到GROUND;其VEE引脚则可连接到GROUND或-5.0V平面。此外，电源线引脚在到达电源线层之前也可连接到滤波器。
电源线引脚通常并不外接到器件符号上，相反，该符号一个属性(这里称为SIGNAL)描述了哪个引脚是电源引脚或接地引脚并描述引脚应当连接网络名称。
SIGNAL = VCC:10，SIGNAL = GROUND:20
DRC可读取该属性并确保网路名称保存在legal_pwr_net_name文件中，如果legal_pwr_net_name中不包含网路名称，那么电源引脚将不会连接到电源平面，而这个问题确实非常严重。